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    • 专利摘要:
    Eswird eine Schutzschaltung gegen elektrostatische Entladung (ESD)für eineintegrierte Schaltung bereitgestellt, die ein Halbleitersubstratenthält. DieESD-Schutzschaltung enthältmehrere, in dem Halbleitersubstrat gebildete aktive Bauelemente,wobei die aktiven Bauelemente durch einen Prozess gebildet werden, dermehrere Schritte enthält,die ausgeführtwerden, um gleichzeitig mehrere aktive Bauelemente mit einer anderen Funktionals dem ESD-Schutz zu bilden. Die ESD-Schaltung kann beispielsweiseein Feld von vertikalen Transistoren enthalten, die gemäß einemProzess gebildet werden, die viele der Schritte enthält, mitdenen gleichzeitig vertikale Transistoren eines DRAM-Feldes gebildetwerden. Offenbart wird außerdemdie Ausbildung einer ESD-Schaltung in einem "unbenutzbaren" Bereicheines Halbleiterchips, wie etwa unter einem Bondpad, einer Kontaktfläche odereiner Under-Bump-Metallisierung des Chips.
    公开号:DE102004027278A1
    申请号:DE200410027278
    申请日:2004-06-04
    公开日:2005-02-24
    发明作者:Grant Mcneil
    申请人:Infineon Technologies AG；
    IPC主号:H01L23-60
    专利说明:
    [0001] Schutzschaltungengegen elektrostatische Entladung (im folgenden "ESD-Schaltungen") werden auf vielen integrierten Halbleiterschaltungen(im folgenden "Chips") bereitgestellt,um einen plötzlichenAusfall aufgrund einer Entladung von statischer Elektrizität durchden Chip überdie externen Anschlüssedes Chips verhindern zu helfen. Derartige Ausfälle waren zwar einmal rechthäufig,kommen aber viel seltener vor, weil ESD-Schaltungen breite Anwendungfinden.
    [0002] ESD-Schaltungenbelegen auf einem Chip recht große Bereiche, damit sie in derLage sind, die große Strommenge,die währendeiner elektrostatischen Entladung auftreten kann, abzuleiten. StatischeLadungen könnenSpannung bis zu Tausenden von Volt aufweisen. Es ist bekannt, dassStröme,die um das Hundertfache höherund manchmal sogar um mehr als das Tausendfache höher sind,als die, die beim normalen Betrieb auftreten, durch einen einzigenexternen Anschluß einesgekapselten Chips fließenkönnen.Wenn mit Strömenin derartigen Bereichen umgegangen werden muss und gleichzeitigverhindert werden soll, dass der Chip dauerhaft beschädigt wird,muß derStrom auf Bauelemente, Leiter und/oder das Substrat usw. auf eineWeise verteilt werden, dass kein einziges derartiges Bauelementoder kein einziger derartiger Leiter mehr Strom leitet, als er sicheraushalten kann. Ansonsten könnendie Konsequenzen katastrophal sein: Leiter können schmelzen, aufschmelzenund/oder verdampfen und Halbleitermaterialien können schmelzen und/oder umkristallisieren.
    [0003] ESD-Schaltungenbelegen jedoch im allgemeinen eine nutzbare Chipfläche, dieansonsten dazu verwendet werden könnte, die Hauptfunktion desChips zu implementieren. Es wärewünschenswert,ESD-Schaltungen auf einem Bereich des Chips bereitzustellen, der üblicherweisenicht zum Implementieren der Hauptfunktion des Chips verwendet werdenkann, wodurch mehr Chipflächefür einederartige Funktion zur Verfügungsteht.
    [0004] NachgängigerPraxis wird im allgemeinen davon ausgegangen, dass einige Abschnitteeines Chips fürdas Implementieren der Hauptfunktion des Chips nicht geeignet sind.Zu solchen Abschnitten zählenTeile des Chips, überdenen die Bondpads oder andere externe Anschlüsse, zum Beispiel Kontaktflächen odereine Under-Bump-Metallisierung des Chips angeordnet sind. SolcheTeile werden aufgrund der hohen Hitze und des hohen Drucks, diedort währenddes Kapselungsprozesses ausgeübtwerden, als unbenutzbar angesehen. Auch andere Teile des Chips werdentraditionellerweise als unbenutzbar angesehen, wie etwa Teile entlangder Kanten des Chips in der Nähevon Stellen, wo sie zertrennt werden.
    [0005] Eswäre deshalbwünschenswert,an solchen Stellen, insbesondere unter Bondpads, die traditionellerweiseals unbenutzbare Bereiche des Chips angesehen werden, ESD-Schaltungenbereitzustellen, wodurch mehr benutzbarer Bereich für das gespartwird, was die Hauptfunktion des Chips implementiert.
    [0006] ESD-Schutzschaltungenarbeiten außerdemallgemein nach einem Prinzip des Lawinendurchbruchs aufgrund einer übermäßig hohenSpannung, die an eine in Sperrichtung vorgespannte Diode angelegtwird, die an Bezugspotential liegt. Die in Sperrichtung vorgespannteDiode wird leitend zwischen dem externen Anschluß des Chips und Bezugspotentialgelegt, und zwar pa rallel zu Leitungen zu einer Funktionsschaltungdes Chips. Unter normalen Bedingungen, wenn keine statischen Ladungenvorliegen, leitet die in Sperrichtung vorgespannte Diode nicht,da die Durchbruchspannung der Diode nicht erreicht worden ist. Wennandererseits eine hohe Spannung an dem externen Anschluß anliegt,wie etwa eine elektrostatische Spannung, erfolgt an der die in Sperrichtungvorgespannten Diode ein Lawinendurchbruch und Strom fließt zwischendem externen Anschluß undBezugspotential.
    [0007] EineMöglichkeit,ein Bauelementverhalten zu erreichen, das dem einer in Sperrrichtungvorgespannten Diode ähnlichist, besteht in der Verwendung eines Feldeffekttransistors (FET),dessen Gateelektrode an ein bestimmtes Potential unterhalb seinerSchwellspannung angelegt ist. Unter einigen Bedingungen, wenn eineSpannung unter dem Schwellwert an die Gateelektrode eines FET angelegtwird, verhältsich der FET wie eine in Sperrichtung vorgespannte Diode. Wie einein Sperrichtung vorgespannte Diode, leitet der FET unter normalenBedingungen, wenn die Source-Drain-Spannung (Vds)nicht zu hoch ist, nicht, und zwar wegen des in Sperrichtung vorgespanntenpn-Übergangszwischen der Drainelektrode und dem Kanal des FET. Wenn jedoch Vds ausreichend hoch wird, kommt es zu einemLawinendurchbruch und der FET leitet dann.
    [0008] Eswäre deshalbwünschenswert,ESD-Schaltungen in einem Bereich eines Chips bereitzustellen, von dem üblicherweiseangenommen wird, dass er sich fürSchaltungen nicht eignet, die die Hauptfunktion des Chips unterstützen, wieetwa ein Bereich unter einem Bondpad.
    [0009] Eswäre weiterhinwünschenswert,eine ESD-Schaltung gleichzeitig mit anderen Bauelementen auf demgleichen Chip auszu bilden, und zwar über mindestens einige der gleichenSchritte in einem Prozess, der dazu verwendet wird, die anderenBauelemente des Chips auszubilden.
    [0010] Eswäre weiterhinwünschenswert,eine kompakte ESD-Schaltung bereitzustellen, bei der mehrere kompakteTransistoren verwendet werden, die denjenigen entsprechen, die ineinem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) verwendetwerden.
    [0011] Eswäre weiterhinwünschenswert,eine kompakte ESD-Schaltung bereitzustellen, bei der mehrere vertikaleTransistoren eines Feldes von Transistoren bereitgestellt werden,das im wesentlichen gemäß Schritteneines DRAM-Herstellungsprozesses gebildet wird.
    [0012] Gemäß einemAspekt der Erfindung wird deshalb eine Schutzschaltung gegen elektrostatischeEntladung (ESD) füreine integrierte Schaltung bereitgestellt, die ein Halbleitersubstratenthält.Die ESD-Schutzschaltung enthältmehrere, in dem Halbleitersubstrat gebildete aktive Bauelemente,wobei die aktiven Bauelemente durch einen Prozess gebildet werden,der mehrere Schritte enthält,die ausgeführtwerden, um gleichzeitig mehrere aktive Bauelemente mit einer anderenFunktion als dem ESD-Schutz zu bilden.
    [0013] Gemäß einemweiteren Aspekt der Erfindung wird ein Verfahren zum Herstelleneiner Schutzschaltung gegen elektrostatische Entladung (ESD) einerintegrierten Schaltung bereitgestellt. Das Verfahren beinhaltet dasBilden eines Feldes aktiver Bauelemente einer ESD-Schaltung über einigeder gleichen Pro zessschritte, mit denen Felder aktiver Bauelementein Bereichen der integrierten Schaltung, die nicht zu ESD-Schaltungen gehören, gebildetwerden, das Bereitstellen eines leitenden Pfads von einem Anschluß der integriertenSchaltung zu einem Eingang des Feldes aktiver Bauelemente und dasBereitstellen eines leitenden Pfads zu Bezugspotential von einemAusgang des Feldes aktiver Bauelemente der ESD-Schaltung.
    [0014] 1 ist ein Querschnittsdiagramm,das ein Feld von Speicherzellen mit vertikalen Transistoren eines DRAM-Feldesdarstellt.
    [0015] 2A ist ein Schemadiagramm,das das Vorspannen eines Transistors zur Verwendung in einer ESD-Schaltungveranschaulicht.
    [0016] 2B ist ein Querschnittsdiagramm,das eine erste Ausführungsformeiner ESD-Schaltung gemäß der Erfindungveranschaulicht.
    [0017] 3 ist eine Draufsicht entsprechendden 2A und 2B, wodurch weiterhin eineerste Ausführungsformeiner ESD-Schaltungveranschaulicht wird.
    [0018] 4 ist ein Querschnittsdiagramm,das eine zweite Ausführungsformder Erfindung veranschaulicht, in der eine Verbindung durch eineWanne mit einer Leitfähigkeitvom n-Typ hergestellt wird.
    [0019] 5 ist eine Draufsicht aufeine zweite Ausführungsformder Erfindung entsprechend 4.
    [0020] 6 ist ein Querschnittsdiagramm,das eine alternative Konfiguration der zweiten Ausführungsform derErfindung veranschaulicht.
    [0021] 1 ist ein Querschnittsdiagramm,das ein Feld von Speicherzellen darstellt, wie sie etwa in einem dynamischenSpeiche mit wahlfreiem Zugriff (DRAM) vorgesehen sein können undwie sie in der eigenen veröffentlichten US-Patentanmeldung Nr. US 2002/0196651A1 beschrieben sind. Wenngleich das Feld aus Speicherzellen alsHintergrund der Erfindung beschrieben wird, wird es nicht als Standder Technik zugestanden.
    [0022] Diein den folgenden Ausführungsformenbeschriebenen ESD-Schaltungenwerden durch einen Prozess gebildet, der ähnlich dem ist, der zum Bildendes hier beschriebenen Speicherzellenfeldes verwendet wird, undzwar überviele der gleichen Schritte des Prozesses, der zum Bilden des Speicherzellenfeldesverwendet wird. Der dargestellte Querschnitt ist in der Richtungeiner Bitleitung 16 gezeigt. Wie in 1 gezeigt, ist ein Speicherkondensator 22 innerhalbeines Tiefgrabens 20 ausgebildet, mit einer eine Plattebildenden Knotenelektrode 21 und einem Knotendielektrikum 29,wobei ein dotiertes Gebiet einer vergrabenen Platte 31 desumgebenden Substrats die andere Platte des Kondensators 22 darstellt.Der Tiefgraben 20 umfaßtaußerdemein Grabenkragenoxid 30 und ein Grabendeckoxid 32,die parasitäreLeckströmeverhindern. Ein stark dotiertes Buried-Strap-Gebiet 28 liefertdas Sourcegebiet eines Zugangstransistors 24, mit dem derSpeicherkondensator 22 des Tiefgrabens 20 leitendverbunden ist. Ein Zugangstransistor 24 ist ein aktivesBauelement, bevorzugt ein Feldeffekttransistor vom n-Typ (NFET),der in einem einkristallinen Gebiet eines Halbleitersubstrats ausgebildetist.
    [0023] Injedem Tiefgraben 20 gibt es zwei Zugangstransistoren 24,von denen einer auf jeder Seite des Grabens 20 ausgebildetist. Weil auf den Seiten jedes Tiefgrabens zwei Transistoren vorliegen,ist die gesamte Gatebreite füreine gegebene Gatelängeverdoppelt. Zusätzlichzu dem Buried-Strap-Sourcegebiet 28 enthält der Zugangstransistor 24 auchein dotiertes Gatepolysilizium (im folgenden "Poly") 34,das im oberen Gebiet des Tiefgrabens 20 ausgebildet ist,und ein Gateoxid 36. Die Zugangstransistoren 24 enthaltenaußerdem Draingebiete 38,die auf beiden Seiten des Grabens ausgebildet sind. Jedes Draingebiet 38 ist über Bitleitungskontakte 23 mitder Bitleitung 16 verbunden.
    [0024] Wieweiter in 1 gezeigt,wird das Gatepoly 34 von einer aktiven Wortleitung 14 kontaktiert.Man beachte, dass in 1 andereWortleitungen 15 gezeigt sind. Diese Wortleitungen sindan andere Speicherzellen angeschlossen, aber nicht an die Speicherzellen,die im Querschnitt von 1 gezeigtsind. Jene Wortleitungen 15 werden als solche gemäß 1 als vorbeilaufende Wortleitungenbezeichnet, wohingegen die das Gatepolysilizium 34 kontaktierendeWortleitung 14 als eine aktive Wortleitung bezeichnet wird.Bei einem Ausführungsbeispielbestehen die Wortleitungen 14 und 15 aus einerniederohmigen Leiterschicht auf einer fakultativen Barrieren-schicht, wie etwaeinem Doppelschichtleiter, der aus einer ersten Wolframnitrid-(WN)- oderPolysilizium-/WN-Schicht 40 ausgebildet ist, über dereine Wolfram- oder Wolframsilizid-(WSi)-Schicht 42 ausgebildetist. Die leitenden Schichten sind von einer isolierenden Nitridschicht 44 umgeben,um die Wortleitungen von den leitenden Bitleitungskontakten 23 undder Bitleitung 16 zu isolieren. Außerdem ist das Gatepoly 34 gegenüber benachbartenStrukturelementen, wie etwa Draingebieten 38, durch eineisolierende Abstandsschicht 46 und eine isolierende Kappe 48 isoliert.Die Abstandsschicht 46 ist bevorzugt aus einer Oxidschichtgebildet, und die Kappe 48 ist bevorzugt aus einem Nitridgebildet. Andere Materialien könntenje nachdem Prozessablauf substituiert werden, vorausgesetzt, dasseine adäquateIsolation zu dem Gatepoly 34 vorgesehen ist. Die vorbeilaufendeWortleitung 15 ist durch ein Felddeckoxid (ATO) 39 vonden dotierten Gebieten 38 isoliert.
    [0025] JedeSpeicherzelle enthältwie oben beschrieben bevorzugt zwei Zugangstransistoren 24.Jeder Transistor teilt sich ein gemeinsames Gatepoly 34,es liegen aber zwei Gateoxide 36, zwei Sourceelektroden,d.h. Buried-Strap-Diffusionsgebiete 28, und zwei Drainelektroden,d.h. dotierte Diffusionsgebiete 38, vor. Man beachte, dassjedes Draingebiet 38 jedes Transistors 24 zweiKontakte 23 zur Bitleitung 16 aufweist. Man beachteaußerdem,dass sich jeder Transistor ein gemeinsames Draingebiet 38 miteinem benachbarten Transistor eines benachbarten Tiefgrabens 20 teilt.
    [0026] 2A ist ein Schemadiagramm,das das Vorspannen eines Transistors zur Verwendung in einer ESD-Schaltung 200 veranschaulicht,wobei der Transistor übereinen ähnlichenProzess ausgebildet worden ist, bevorzugt über viele der gleichen Schrittewie diejenigen, überdie ein Transistor des oben beschriebenen DRAM-Feldes ausgebildetwird. Wie in 2A gezeigt,ist übereinen Leiter 216 ein Anschluss des Chips, wie etwa einBondpad, eine Kontaktflächeoder eine Under-Bump-Metallisierung des Chips an einen Drainanschlussdes Transistors 24, der bevorzugt ein FET vom n-Typ ist,angeschlossen.
    [0027] DerZugangstransistor 24 ist ein in einem einkristallinen Gebietdes Halbleitersubstrats ausgebildetes aktives Bauelement. Sowohldie Sourceelektrode des Transistors 24 als auch die Gateelektrode 34 desTransistors sind an Bezugspotential angeschlossen, wie bei 58 gezeigt.Die Gateelektrode 34 ist an Bezugspotential angeschlossen,um den Transistor 24 unter seine Schwellspannung vorzuspannen.Alternativ kann die Gateelektrode 34 auf einem anderen,bevorzugt festen Potential unter der Schwellspannung des Transistors 24 gehaltenwerden.
    [0028] Einederartige ESD-Schaltung 200 befindet sich bevorzugt ineinem Bereich des Chips, der als für Schaltungen unbenutzbar betrachtetwird, die eine oder mehrere operationelle Funktionen des Chips implementieren.Anders ausgedrückt,wird die ESD-Schaltung bevorzugt in einem Bereich des Chips ausgebildet, vondem im allgemeinen nicht angenommen wird, dass er für das Tragenvon Schaltungen, die beim normalen Betrieb verwendet werden, geeignetist. Der Bereich eines Chips, der unter einem externen Anschluß des Chipsliegt, ist ein derartiger Bereich. Der Bereich unter einem externenAnschluß desChips unterliegt währenddes Bondprozesses dem Risiko, beschädigt zu werden, und zwar wegenlokal hoher Werte von Wärme und/oderDruck, die zu diesem Zeitpunkt auftreten können. Betrieb innerhalb vonToleranzen, Zuverlässigkeit, Prüfbarkeitund Reparaturfähigkeitvon Defekten währendder Prüfungnach der Herstellung: all dies sind Bedenken, die gegen das Implementierennormaler Verarbeitungsschaltungen in derartigen "unbenutzbaren" Bereichen ins Gewicht fallen. DieseBedenken sind jedoch in bezug auf die Herstellung von ESD-Schaltungen nichtso stark. ESD-Schaltungen tolerieren große Schwankungen beim Herstellungsprozessund erfordern so lange keine sehr hohe Zuverlässigkeit, Prüfbarkeitund Reparaturfähigkeit,wie in die ESD-Schaltung ausreichend Redundanz ein gebaut ist, umden erwarteten, mit einem ESD-Ereignis verbundenen Überstromtrotz des Mangels an Zuverlässigkeitoder sogar des Ausfalls eines gewissen Teils der ESD-Schaltung zuverarbeiten. Da die ESD-Schaltung in einem Bereich des Chips hergestelltwird, der als fürandere Zwecke "unbenutzbar" betrachtet wird,kann zudem in die ESD-Schaltung eine Redundanz eingebaut werden,ohne dass die Größe des Chipbereichsreduziert wird, der fürim normalen Betrieb verwendete Schaltungen zur Verfügung steht.Außerdementhältdie ESD-Schaltung aktive Bauelemente 24, die hauptsächlich unterder Hauptfläche deseinkristallinen Halbleitergebiets des Substrats liegen, was siegegenübersolchen Einflüssenweniger anfälligmacht.
    [0029] 2B ist ein Querschnittsdiagramm,das eine erste Ausführungsformeiner ESD-Schaltung gemäß der Erfindungweiter veranschaulicht. Wie in 2B gezeigt,gleichen viele der Strukturen den oben unter Bezugnahme auf 1 gezeigten und beschriebenenoder sind diesen ähnlich.Bei dieser Ausführungsformwerden Gateleiter 34 auf Bezugspotential oder einem anderenbevorzugt festen Potential gehalten. Es sind mehrere das Gate vorspannendeLeiter 214 und 215 vorgesehen, die an Bezugspotentialoder einem anderen Potential unter der Schwellspannung von Transistoren 24 angeschlossensind, um die Gateelektroden 34 auf dieses Potential vorzuspannen.Ein zweiter Leiter 216 ist leitend mit einem Anschluß des ICverbunden, insbesondere einem externen Anschluß, der der gleiche sein kannwie das Bondpad, unter dem die ESD-Schaltung bevorzugt ausgebildetist, oder nicht. Auch der zweite Leiter 216 ist leitendmit Draindiffusionsgebieten 38 verbunden, wie in 2B gezeigt.
    [0030] ZuUnterschieden zwischen 1 und 2B zählen das Fehlen eines Kragendielektrikums 30 in 2B, das bei dieser Ausführungsformder Erfindung fürein erweitertes Sourcegebiet 28 sorgt. Das Sourcegebiet 28 desTransistors erstreckt sich nach unten, während es mit dem Gebiet 31 verbundenist, das üblicherweiseals die vergrabene Platte bezeichnet wird, und zwar innerhalb desden Graben 20 umgebenden Volumens bis zu einem Punkt, dermit einer nicht gezeigten Schicht einer dotierten N-Platte des Substrats 26 verbundenist, die das Feld von Gräben 20 miteinem festen Potential, wie etwa Bezugspotential, verbindet. Die Gräben 20 sindso gezeigt, dass sich das Knotendielektrikum 29 immer nochan seiner Stelle befindet und die Knotenelektrode 21 vondem erweiterten Sourcegebiet 28 trennt. Dies ist eine bevorzugte,wenn auch nicht obligatorische Anordnung für DRAM-Herstellungsprozesse, bei denen dasGatedielektrikum 36 der Transistoren 24 in einerProzessfolge zur gleichen Zeit wie das Knotendielektrikum 29 hergestelltwird. Bei solch einer Prozessfolge werden das Knotendielektrikum 29 unddas Gatedielektrikum 36 zusammen ausgebildet, weil es schwierigerwäre, nurdas Gatedielektrikum 36 unter Auslassung des Knotendielektrikums 29 herzustellen. Wenndas Gatedielektrikum 36 jedoch zu einem anderen Zeitpunktausgebildet wird als das Knotendielektrikum 29 gewöhnlicherweiseentstehen würdeoder der Prozess auf andere Weise verändert wird, dann kann das Knotendielektrikum 29 indem Prozess entfallen. In diesem Fall stellt das Sourcegebiet 28 einenleitenden Pfad zur Knotenelektrode 21 bereit, die wiederumeinen besser leitenden parallelen Pfad zum Sourcegebiet 28 bereitstellt,das den unteren Teil des Grabens 20 umgibt.
    [0031] Beieiner alternativen Ausführungsformwird der Graben 20 ohne ein Knotendielektrikum 29 hergestellt,aber das Kragen dielektrikum 30 ist vorhanden. Die Strukturund die Verschaltung der Transistoren 24 ist ansonstenso wie in 2B gezeigt.In einem derartigen Fall verläuftder Pfad vom Sourcegebiet 28 zum festen Potential, wie etwa Bezugspotential,durch die Knotenelektrode 21 in ein Gebiet vergrabenerPlatte, das den Graben 20 umgibt (an einer dem in 1 gezeigten Gebiet einervergrabener Platte 31 entsprechenden Stelle) und dann durchdie daran angeschlossene nichtgezeigte Schicht einer leitenden N-Plattezu dem festen Potential wie etwa Bezugspotential.
    [0032] 3 ist eine Draufsicht, dieeine der in den 2A und 2B gezeigten Ausführungsformentsprechende ESD-Schaltungskonfigurationdarstellt, die gemäß einemProzess ähnlichdem des Herstellens eines DRAM-Feldes hergestellt wurde. Wie in 3 gezeigt, sind erste Leiter 214 und 215 durcheinen Leiter 217 leitend mit einem festen Potential, beidem es sich bevorzugt um Bezugspotential handelt, verbunden, umdie Gateelektroden der Transistoren eines Feldes von Transistoren,das an Kreuzungen zwischen ersten Leitern 214 und 215 undzweiten Leitern 216 angeordnet ist, auf eine unter demSchwellwert liegende Spannung wie etwa Bezugspotential vorzuspannen.Zweite Leiter 216 verbinden die Drainelektroden der Transistorendes Feldes leitend mit einem Leiter 220, der wiederum leitendmit einem externen Anschluss des Chips verbunden ist.
    [0033] Eswird geschätzt,dass jedes Paar von Zugangstransistoren 24 einer "Zelle" eines Tiefgrabens 20 (d.h.zwei Transistoren 24 pro "Zelle") eines Feldes von Zugangstransistorenmit der oben beschriebenen Struktur während des Ereignisses einerelektrostatischen Entladung in der Betriebsart des Lawinendurchbruchseinen Strom von 30 Mikroampere (im weiteren "μA") leiten kann. Somitkönnenfür verschiedeneGrößen vonFeldern von solchen Zugangstransistoren erhebliche Ströme zu demSubstrat geleitet werden. Gemäß den Bedingungenzum Herstellen eines Feldes von solchen Transistoren auf eine Weise,die einem DRAM-Herstellungsprozess im wesentlichen ähnelt, kannzudem der fürein derartiges Transistorfeld erforderliche Bereich bestimmt werden.Wenn berücksichtigtwird, dass die Flächeeines Bondpads bis zu 90 Mikrometer2 (imweiteren "μm2")groß seinkann, kann eine aus einem Feld aus vertikalen Transistoren ausgebildeteESD-Schaltung unter einem Bondpad eines Chips eine erhebliche Strommengeableiten, wie in Tabelle 1 unten detailliert angegeben:
    [0034] InBetrieb funktioniert die ESD-Schaltung wie folgt. Wieder unter Bezugnahmeauf 2B leiten die doppeltenTransistoren 24 jedes Grabens 20 normalerweisenicht, da die von den ersten Leitern 214 und 215 andie Gateleiter 34 angelegte Spannung auf Bezugspotentialliegt oder einem bestimmten an deren festen Potential unter der Schwellspannungder Transistoren 24. Beim normalen Betrieb kann möglicherweisezwischen dem zweiten Leiter 216 und dem Sourcegebiet 28 einePotentialdifferenz vorliegen, da die Spannung auf dem zweiten Leiter 216 beieinem festen Potential gehalten werden kann, wie etwa dann, wenndie ESD-Schaltung 200 an einen Eingangsanschluss zur Leistungsversorgungdes Chips angeschlossen ist, oder sie kann zwischen Pegeln pendeln,wenn der Anschluß zumBeispiel fürein Eingangssignal oder Ausgangssignal, einen Takt oder ein Steuersignaldes Chips verwendet wird. Beim normalen Betrieb reicht eine derartigePotentialdifferenz nicht aus, um zu bewirken, dass die Transistoren 24 leiten.
    [0035] Wennan einem Anschluß desChips eine ungewöhnlichhohe Spannung wie etwa eine elektrostatische Spannung angelegt wird,wird diese Spannung, durch den zweiten Leiter 216 an dieESD-Schaltung 200 undso wiederum an Draingebiete 38 angelegt. Transistoren 24 dieGateelektroden auf unter dem Schwellwert liegenden Spannungen aufweisen,sind so vorgespannt, dass sie auf eine Weise arbeiten, die der einerin Sperrichtung vorgespannten Diode entspricht. Die ungewöhnlich hoheSpannung erzeugt in den Kanälender Transistoren 24 (den Bereichen außerhalb der Gräben 20 entlangdes Gatesdielektrikums 36, mit Pfeilen bezeichnet) einstarkes Feld. Das starke Feld ruft einen Lawinendurchbruch hervor,was bewirkt, dass zwischen den Draingebieten 38 und denSourcegebieten 28 ein leitender Pfad entsteht. Die Sourcegebietewiederum leiten Strom nach unten zu einem nichtgezeigten Gebieteiner leitenden N-Platte des Substrats 26. Das Gebiet derN-Platte verbindet die Sourcegebiete 28 jedes Grabens 20 miteinanderund mit einem festen Potential wie etwa Bezugspotential. Unter Bezugnahmeauf 3 kommt es zu diesemZeitpunkt zu einem Lawinendurchbruch innerhalb eines Feldes vonvertikalen Transistoren, das an Kreuzungspunkten zwischen erstenLeitern 214, 215 und zweiten Leitern 216 vorgesehenist. Somit existiert dann innerhalb der Transistoren des Feldes für einen Überstrom,der entsteht, wenn eine ungewöhnlichhohe Spannung, wie etwa eine elektrostatische Spannung, an den Anschlussdes Chips angelegt wird, ein paralleler Pfad zum Bezugspotentialoder einem anderen festen Potential.
    [0036] 4 stellt eine alternativeAusführungsformdar, bei der weder das Knotendielektrikum 29 noch das Kragendielektrikum 30 des üblichenDRAM-Herstellungsprozesses bei dem Prozess zum Ausbilden der ESD-Schaltung 300 zuentfallen brauchen. Bei dieser Ausführungsform wird in dem einkristallinenHalbleitergebiet des Substrats unter dem vorbeilaufenden Leiter 315 eineWanne 320 ausgebildet. Anstatt die Wanne mit einer Leitfähigkeitvom p-Typ auszubilden, wie dies der Fall ist, wo Transistoren 310 und 316 angeordnet sind,weist die Wanne 320 eine Leitfähigkeit vom n-Typ auf, wodurchman einen leitenden Pfad von den Sourcediffusionsgebieten 28 derTransistoren 310 und 316 an den gegenüberliegendenSeiten der Tiefgräbenhoch bis zum Draindiffusionsgebiet 384 erhält. DasDraingebiet 384 ist weiterhin an ein unter dem Schwellwertliegendes Potential gekoppelt, bei dem es sich bevorzugt um einfestes Potential wie etwa Bezugspotential handelt, und zwar durcheinen "Bezugspotential"-Leiter 330 mitKontakten 325 und 327 zu dem Draingebiet 384 aufSeiten des vorbeilaufenden Leiters 315.
    [0037] DerBezugspotentialleiter 330 enthält bevorzugt einen unterstenTeil des polykristallinen Siliziums ("Poly"),um Kontakte 325 und 327 zum Draingebiet 38 auszubilden.Alternativ kann ein silizidbildendes Metall wie etwa Wolfram zwischenden ersten Leitern 314 und 315 abgeschieden werdenund danach ge tempert werden, um einen niederohmigen selbstjustierendenSilizidkontakt wie etwa Wolframsilizid auszubilden, oder ein Silizidoder ein Metall kann abgeschieden werden, um die Kontakte 325 und 327 auszubilden.
    [0038] In 4 spannen aktive Leiter 314 dieTransistoren 310 und 316 auf eine unter dem Schwellwertliegende Spannung vor, bei der es sich bevorzugt um ein festes Potentialwie etwa Bezugspotential handelt, bei dem beim normalen Betriebdie Transistoren 310 und 316 abgeschaltet sind.Zweite Leiterbahnen 302 und 304 gestatten es derESD-Schaltung 300, mindestens einen Teil einer leitendenVerbindung zu einem Anschluß desChips, etwa zu einem externen Anschluß, zum Beispiel einem Bondpad,einer Kontaktflächeoder einer Under-Bump-Metallisierung,zu bilden.
    [0039] DieFunktionsweise der zweiten Ausführungsform ähnelt derFunktionsweise der ersten Ausführungsform.Wenn eine ungewöhnlichhohe Spannung wie etwa eine elektrostatische Spannung an einen externen Anschluß des Chipsangelegt wird, wird die Spannung durch zweite Leiter 302, 304 andie ESD-Schaltung 300 und so wiederum an die Draingebiete 382 und 386 angelegt.Die Transistoren 310 und 316 der ESD-Schaltung bleibenso vorgespannt, dass die Gateelektroden eine unter dem Schwellwertliegende Spannung aufweisen, um auf eine Weise zu funktionieren,die der einer in Sperrichtung vorgespannten Diode entspricht. Dieungewöhnlichhohe Spannung erzeugt in den Kanälender Transistoren 24 (den Bereichen außerhalb der Gräben 20 entlangdes Gatedielektrikums 36 und durch Pfeile bezeichnet) einstarkes Feld. Das starke Feld führtzu einem Lawinendurchbruch, der bewirkt, dass zwischen den Draingebieten 382, 386 undden Sourcegebieten 28 der Transistoren 310 und 316 einleitender Pfad entsteht. Jene Sourcegebiete 28 wiederumleiten Strom unter den Grabendeckoxiden 32 durch Gräben 20 zuSourcegebieten 28 auf den anderen Seiten der Gräben 20 vonden Transistoren 310, 316 und durch die Wanne 320 zumDraingebiet 384. Der Strom wird dann weiter zu dem festenPotential wie etwa Bezugspotential durch den Bezugspotential-Leiter 330 geleitet.
    [0040] 5 ist eine Draufsicht aufdie in 4 gezeigte ESD-Schaltung 300.Unter Bezugnahme auf 5 enthält die ESD-Schaltung 300 lineareFelder 518 aus vertikalen Transistoren (in 5 nicht gezeigt) mit Gateelektroden,die durch erste Leiter 314 auf eine unter dem Schwellwertliegende Spannung wie etwa Bezugspotential vorgespannt sind. DieESD-Schaltung 300 stelltfür einen Überstrom,der entstehen kann, wenn eine ungewöhnlich hohe Spannung wie etwaeine elektrostatische Spannung an einem mit der ESD-Schaltung verbundenenAnschluß angelegtwird, leitende Pfade von zweiten Leitern 302, 304 zuBezugspotential oder einem anderen derartigen festen Potential bereit.Wie in 5 gezeigt, weistdie ESD-Schaltung 300 Finger 520 auf, von denenmindestens einer mit zweiten Leitern 302 und mindestenseiner mit zweiten Leitern 304 verbunden ist. Die Finger 520 gestattenwiederum eine leitende Verbindung zu einem Anschluß des Chips.Die Finger 520 sind bevorzugt über eine oder mehrere Leitungsführungsebenenleitend mit dem Anschluß des Chipsverbunden, bei dem es sich unter anderem um ein Bondpad handelnkann. Außerdemkönnen über dem Bezugspotential-Leiter 330 eineoder mehrere Leitungsführungsebenenausgebildet werden, um einen leitenden Pfad vom Leiter 330 zudem festen Potential, wie etwa Bezugspotential, bereitzustellen.Die ESD-Schaltung 300 kann wiederholt ausgebildet werden,um den zur Verfügungstehenden Chipbereich, beispielsweise den Bereich des Chips, deransonsten als "unbenutzbar" angesehen wird,auszufüllen,so dass die ESD-Schaltung 300 ausreichend Fläche aufweist,um fürBedingungen, die im Fall eines Zustandes mit starken Überspannung,etwa einer elektrostatischen Entladung, erwartet werden, die erforderlicheStrommenge abzuleiten.
    [0041] 6 ist ein Querschnittsdiagramm,das eine weitere Ausführungsformdarstellt, in der ein Bezugspotential-Leiter 630 zum Bereitstelleneines leitenden Pfades zu einem festen Potential wie etwa Bezugspotential ohneBegrenzung gegenüberden zweiten Leitern 602 und 604 ausgebildet ist,die allgemein den in 4 gezeigtenzweiten Leitern 302 und 304 entsprechen. Bei einemProzess ohne Begrenzung wird keine anschließend angewandte Strukturierungbenötigt,um Platz zu zur Vermeidung eines Kontaktes mit zuvor ausgebildetenleitenden Strukturen zu schaffen, weil die vorherigen leitendenStrukturen isoliert sind. In diesem Fall werden zweite Leiter 602 und 604 mitisolierenden Seitenwand-Abstandsschichten 610 und isolierendenKappen 620 vorgesehen, die sie gegenüber dem nachfolgenden Ätzen einesLoches füreinen Kontakt oder eines Grabens für einen Kontakt und der Abscheidungdarin zum Ausbilden des Leiters 630 isolieren. Wenn derLeiter 630 wie hier ohne Begrenzung gegenüber denLeitern 602 und 604 ausgebildet wird, werden dieAnzahl und die Flächeder Kontakte 625 von den zweiten Leitern 602 und 604 zuden Draingebieten 382 und 384 im Vergleich zuder in 4 gezeigten Ausführungsform,bei der nur ein Kontakt 323 oder 329 pro Transistor 310 bzw. 316 vorgesehenist, verdoppelt. In anderer Hinsicht variiert die in 6 gezeigte Ausführungsformnicht hinsichtlich Struktur oder Funktionsweise von der oben unterBezugnahme auf die 4 und 5 gezeigten und beschriebenenAusführungsform.
    [0042] Dadiese und andere Abänderungenund Kombinationen der oben erläutertenMerkmale verwendet werden können,sollte die vorausgegangene Beschreibung der bevorzugten Ausführungsformenals eine Veranschaulichung und nicht als eine Begrenzung der Erfindung,wie sie durch die Ansprüchedefiniert ist, angesehen werden.
    权利要求:
    Claims (17)
    [1] Schutzschaltung gegen elektrostatische Entladungenfür eineintegrierte Schaltung, die ein Halbleitersubstrat enthält, umfassend: eineMehrzahl von in dem Halbleitersubstrat gebildeten aktiven Bauelementen,wobei die aktiven Bauelemente durch einen Prozess gebildet werden,der mehrere Schritte enthält,die ausgeführtwerden, um gleichzeitig mehrere aktive Bauelemente mit einer anderenFunktion als dem Schutz gegen elektrostatische Entladung zu bilden.
    [2] Schutzschaltung nach Anspruch 1, wobei mindestenseinige aus der in dem Substrat ausgebildeten Mehrzahl von aktivenBauelementen unter einem Bondpad der integrierten Schaltung ausgebildetsind.
    [3] Schutzschaltung nach Anspruch 1 oder 2, wobei alleaus der in dem Substrat ausgebildeten Mehrzahl von aktiven Bauelementenunter dem Bondpad ausgebildet sind.
    [4] Schutzschaltung nach Anspruch 1 oder 2, wobei diein dem Substrat ausgebildete Mehrzahl von aktiven Bauelementen eineMehrzahl von vertikalen Transistoren enthält.
    [5] Schutzschaltung nach Anspruch 4, wobei die Mehrzahlvon vertikalen Transistoren entlang von Seitenwänden von Gräben in dem Halbleitersubstratausgebildete vertikale Transistoren enthält.
    [6] Schutzschaltung nach Anspruch 5, wobei die entlangvon Seitenwändenvon Gräbenausgebildeten vertikalen Transistoren dafür ausgebildet sind, Strom durchein dotiertes Gebiet des Substrats, das unter den vertikalen Transistorenliegt, zu dem Substrat zu leiten.
    [7] Schutzschaltung nach Anspruch 5, wobei die entlangSeitenwändenvon Gräbenausgebildeten vertikalen Transistoren dafür ausgebildet sind, Strom durchein die GräbenausfüllendesFüllmittelzu dem Substrat zu leiten.
    [8] Schutzschaltung nach Anspruch 5, wobei die entlangSeitenwändenvon Gräbenausgebildeten vertikalen Transistoren gekoppelt sind, um Strom durchGebiete des Substrats, die von leitenden Strukturen über dem Substratkontaktiert werden, von dem Substrat abzuleiten.
    [9] Schutzschaltung nach einem der Ansprüche 4 bis8, wobei die vertikalen Transistoren Feldeffekttransistoren vomTyp n mit an Bezugspotential gelegten Gateelektroden enthalten.
    [10] Schutzschaltung nach einem der Ansprüche 4 bis9, wobei untere Enden der vertikalen Transistoren leitend an Diffusionsgebieteangeschlossen sind, wobei sich die Diffusionsgebiete nach untenerstrecken und an ein auf einem festen Potential gehaltene leitendePlatte des Substrats angeschlossen sind.
    [11] Verfahren zum Herstellen einer Schutzschaltung gegenelektrostatische Entladung einer integrierten Schaltung, umfassend: Ausbildeneines Feldes von aktiven Bauelementen einer Schutzschaltung gegenelektrostatische Entladung im wesentlichen über die gleichen Prozessschritte, über dieein Feld von ak tiven Bauelementen in einem nicht für Schutzschaltungengegen elektrostatische Entladung vorgesehenen Bereich der integriertenSchaltung ausgebildet wird; Bereitstellen eines leitenden Pfadsvon einem Anschluß derintegrierten Schaltung zu einem Eingang des Feldes von aktiven Bauelementender Schutzschaltung gegen elektrostatische Entladung und Bereitstelleneines leitenden Pfads zu Bezugspotential von einem Ausgang des Feldesvon aktiven Bauelementen der Schutzschaltung gegen elektrostatischeEntladung.
    [12] Verfahren nach Anspruch 11, wobei das Feld von aktivenBauelementen der Schutzschaltung gegen elektrostatische Entladungmit leitenden Verbindungen ausgebildet wird, die im wesentlichengleich denen eines Feldes von aktiven Bauelementen eines nicht für Schutzschaltunggegen elektrostatische Entladung vorgesehenen Bereichs der integriertenSchaltung sind.
    [13] Verfahren nach Anspruch 11 oder 12, wobei das Feldvon aktiven Bauelementen der Schutzschaltung gegen elektrostatischeEntladung vertikale Transistoren enthält, die über im wesentlichen die gleichenProzessschritte ausgebildet werden, die zum Herstellen vertikalerTransistoren eines Feldes eines dynamischen Speichers mit wahlfreiemZugriff der integrierten Schaltung verwendet werden.
    [14] Verfahren nach Anspruch 13, wobei die vertikalenTransistoren entlang oberer Seitenwände von Gräben ausgebildet sind, die inein Substrat geätztsind, das einen einkristallinen Halbleiter enthält, und das Verfahren weiterhindas Ausbilden eines leitenden Füllmaterialsin unteren Teilen von Gräbenunter Ausgängen dervertikalen Transistoren und das leitende Anschließen an dieseumfasst.
    [15] Verfahren nach Anspruch 13 oder 14, wobei die Ausgänge dervertikalen Transistoren leitend an Diffusionsgebiete des einkristallinenHalbleiters angeschlossen sind, die wiederum leitend an über demeinkristallinen Halbleiter ausgebildeten Strukturen angeschlossensind.
    [16] Verfahren nach einem der Ansprüche 11 bis 15, wobei mindestensein Teil des Feldes von aktiven Bauelementen der Schutzschaltunggegen elektrostatische Entladung direkt unter einem Bondpad derintegrierten Schaltung ausgebildet ist.
    [17] Verfahren nach Anspruch 16, wobei alle aus dem Feldvon aktiven Bauelementen der Schutzschaltung gegen elektrostatischeEntladung direkt unter dem Bondpad der integrierten Schaltung ausgebildetsind.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-02-24| OP8| Request for examination as to paragraph 44 patent law|
    2008-05-08| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2010-04-22| 8139| Disposal/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
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